許多VCXOs是低帶寬PLL的關(guān)鍵組件.這種PLL通常用于電信、視頻、音頻、網(wǎng)絡(luò)和儀器儀表應(yīng)用中的同步和/或抖動(dòng)清除.本應(yīng)用筆記描述了鎖相環(huán)設(shè)計(jì)中關(guān)鍵VCXO石英晶體振蕩器特定性能參數(shù)之間的關(guān)系及其權(quán)衡.

基本鎖相環(huán)架構(gòu)

圖1顯示了一個(gè)簡(jiǎn)單的鎖相環(huán)框圖.基準(zhǔn)時(shí)鐘提供輸入頻率FIN.

鑒頻鑒相器比較輸入時(shí)鐘和輸出時(shí)鐘的相位,并基于相位差產(chǎn)生周期性誤差信號(hào).該周期性信號(hào)通過(guò)環(huán)路濾波器進(jìn)行低通濾波,并作為模擬控制電壓傳遞給VCXO輸入端.VCXO輸出頻率由控制輸入電壓控制,并與其大致成比例.輸出頻率將隨著控制電壓的變化而變化,直到產(chǎn)生的相位誤差能量被驅(qū)動(dòng)為零.在上面所示的常見情況下,VCXO石英晶振產(chǎn)生的輸出頻率和反饋給功率因數(shù)校正的頻率之間存在一個(gè)分頻比.這導(dǎo)致參考頻率的有效乘以N.

PLL作為頻率跟蹤器/濾波器

只要變化速度在鎖相環(huán)濾波器的總帶寬內(nèi),鎖相環(huán)輸出就會(huì)跟蹤參考頻率的變化.它還平滑或過(guò)濾輸入?yún)⒖碱l率中的高頻變化或抖動(dòng).這是一個(gè)將鎖相環(huán)用作“抖動(dòng)清除器”的例子——跟蹤參考時(shí)鐘的低頻變化,例如在網(wǎng)絡(luò)同步應(yīng)用中,同時(shí)濾除高頻抖動(dòng).這里的一個(gè)權(quán)衡是,VCXO壓控貼片振蕩器本身中的低頻偏移相位噪聲也被衰減,高頻偏移VCXO相位噪聲被傳遞到輸出端.同樣的環(huán)路在這樣的設(shè)計(jì)中,為幾個(gè)相互沖突的目標(biāo)選擇環(huán)路帶寬需要權(quán)衡:

1)衰減參考輸入噪聲(帶寬越低越好)

2)跟蹤參考變化達(dá)到所需帶寬(更高的跟蹤速度要求意味著更高的帶寬)

3)衰減VCXO產(chǎn)生的噪聲(帶寬越高越好).

前兩個(gè)目標(biāo)相當(dāng)于低通濾波器中通常的權(quán)衡:跟蹤性能與噪聲濾波性能.一般來(lái)說(shuō),使用較低噪聲的VCXO可以簡(jiǎn)化這兩個(gè)參數(shù)的權(quán)衡,因?yàn)樗pVCXO壓控晶體振蕩器產(chǎn)生的噪聲不太重要.鎖相環(huán)系統(tǒng)中的VCXO通?？梢越楹?jiǎn)單增益Kv[1].與任何反饋系統(tǒng)一樣,閉環(huán)動(dòng)態(tài)將是該增益的函數(shù),并且可能由于Kv選擇不當(dāng)而變得不穩(wěn)定.因此,Kv是回路設(shè)計(jì)中更關(guān)鍵的選擇之一.Kv的合適范圍通常由應(yīng)用要求決定,并受滿足這些要求的VCXO器件可用性的限制.

VCXO參數(shù)對(duì)PLL性能的影響

在PLL設(shè)計(jì)中,需要最小的Kv和最大APR.但是,使用基于Quartz的VCXO很難同時(shí)獲得這兩者.本節(jié)描述了APR和Kv之間的權(quán)衡,并解釋了SiTime硅晶振公司的VCXO如何減輕設(shè)計(jì)人員進(jìn)行這種權(quán)衡.

絕對(duì)拉力范圍

由于PLL設(shè)計(jì)人員通常關(guān)注在所有條件下跟蹤指定范圍的輸入頻率,因此絕對(duì)拉動(dòng)范圍(APR)[1]是PLL設(shè)計(jì)的更相關(guān)規(guī)范.圖1顯示了典型石英VCXO和SiTimeVCXO的頻率與電壓(FV)特性.灰色條帶表示FV特性可以隨條件變化多遠(yuǎn),并證明標(biāo)稱或總拉伸范圍與APR之間的差異.APR必須大于最大預(yù)期參考頻率變化.否則,PLL可能無(wú)法跟蹤參考輸入頻率.

對(duì)于基于石英的VCXO,為了獲得更高的APR,通常需要使用低Q晶體以使晶體更“可拉”.然而,這也具有降低頻率穩(wěn)定性的效果.因此,必須在應(yīng)用程序所需的最小APR與該APR可用的最小頻率穩(wěn)定性之間進(jìn)行權(quán)衡.通常,最好選擇滿足應(yīng)用要求的最低APR.

SiTime VCXO對(duì)絕對(duì)拉動(dòng)范圍的益處

由于較高的拉動(dòng)范圍VCXO通常意味著更大(更差)的頻率穩(wěn)定性,因此選擇標(biāo)稱拉動(dòng)范圍明顯大于其他要求的VCXO并不罕見,只是為了提供足夠高的APR以滿足最低應(yīng)用要求.這通常要求VCXO具有更陡峭的FV特性,這會(huì)對(duì)PLL設(shè)計(jì)中的噪聲和穩(wěn)定裕度產(chǎn)生不利影響,從而帶來(lái)設(shè)計(jì)損失.

SiTime的VCXO系列不受此影響.由于響應(yīng)控制電壓變化的頻率變化是通過(guò)VCXO有源晶振器件內(nèi)的PLL產(chǎn)生的,因此SiTime使頻率穩(wěn)定性與拉動(dòng)范圍本身無(wú)關(guān).這允許設(shè)計(jì)人員精確選擇應(yīng)用程序所需的APR,而不是更多.

圖2:典型的VCXOFV特性:(a)典型的QuartzVCXO特性,(b)典型的SiTimeVCXO特性

Kv線性

標(biāo)準(zhǔn)石英基VCXO的Kv[1]可在輸入控制電壓范圍內(nèi)顯著變化,通常為10％至20％.通常,具有更好線性度規(guī)格的部件將具有較低的Kv變化,但即使在具有良好線性度規(guī)格的部件中也可能具有顯著的Kv變化.一些數(shù)據(jù)表可指定“平均”Kv,但由于Kv影響重要的PLL性能參數(shù),如帶寬和相位裕度(穩(wěn)定性),必須在成功的設(shè)計(jì)中理解并考慮整個(gè)Kv變化.

Kv對(duì)PLL設(shè)計(jì)的影響

對(duì)于大多數(shù)低帶寬PLL,VCXO貼片晶振的FV特性被建模為簡(jiǎn)單增益Kv.與任何控制系統(tǒng)一樣,調(diào)整增益將改變閉環(huán)動(dòng)態(tài).在絕大多數(shù)情況下,增加Kv將增加環(huán)路速度(更好的跟蹤),但也會(huì)增加過(guò)沖和峰值,并可能使閉環(huán)系統(tǒng)更接近不穩(wěn)定性.較高的Kv也會(huì)使系統(tǒng)對(duì)控制輸入端的電壓噪聲更敏感,從而增加整體系統(tǒng)抖動(dòng).

典型的基于石英的VCXO通過(guò)變?nèi)荻O管實(shí)現(xiàn)其電壓控制功能,這導(dǎo)致彎曲的FV特性,如圖3(a)所示.這些器件的線性度規(guī)格通常在5％至10％的范圍內(nèi).這種彎曲特性會(huì)導(dǎo)致Kv特性在輸入電壓控制范圍內(nèi)發(fā)生顯著變化,如圖3(c)所示.為了成功使用這樣的VCXO振蕩器,PLL設(shè)計(jì)人員必須考慮最小Kv,這限制了PLL帶寬和跟蹤能力,以及最大Kv,它決定了最壞情況下的抖動(dòng)和噪聲性能,以及最壞情況下的系統(tǒng)穩(wěn)定性.

為了復(fù)合,線性度和Kv曲線本身可能會(huì)隨溫度和Vdd等條件發(fā)生變化,迫使設(shè)計(jì)人員考慮這些條件對(duì)Kv的最壞情況影響.這些依賴關(guān)系可能沒(méi)有在給定的數(shù)據(jù)表中詳細(xì)記錄,但可能只能在保守的“最小”和“最大”Kv規(guī)范中捕獲.最后,設(shè)計(jì)者最初可以在最小APR的基礎(chǔ)上選擇VCXO晶振系列.因?yàn)殡S著APR越高,VCXO的頻率穩(wěn)定性越差,在相同的電壓控制范圍內(nèi)實(shí)現(xiàn)相同的APR需要更高的Kv.這意味著可能需要選擇顯著高于系統(tǒng)性能和環(huán)路穩(wěn)定性所需的Kv,以滿足APR規(guī)范！